用PAL16R4设计一个4位二进制可控计数器。要求在控制信号M1M=11时作加法计数;在M1M=10时为预置数状态(时钟信号到达时将输入数据DD2D1D并行置入4个触发器中);M1M=01时为保持状态(时钟信号到达时所有的触发器保持状态不变);MM=00时为复位状态(时钟信号到达时所有的触发器同时被置1)。此外,还应给出进位输出...
用PAL16R6设计一个4位二进制计数器,要求: (1)具有并行置数功能。并行数据输入为P0,P1,P2,P3,控制信号为。当时并行置数;当时计数。 (2)具有加/减计数功能。控制信号为,当且时为加计数;当且时为减计数。 (3)具有并行输出Q0,Q1,Q2,Q3。 (4)具有进位输出C和..
解析 解: 若用74LS161的异步清零端实现,则要设计十二进制加法计数器,应该用求得其归零逻辑为:所以其逻辑图1为: (6分) (4分) 或者,用74LS161的同步置数端实现,则要设计十二进制加法计数器。应该用求得其归零逻辑为:所以其逻辑图2为: (6分) (4分)...
用带异步清零和同步置数的四位二进制集成同步计数器74161设计一个五分频器,要求用置数法实现,电路的状态变化是0-4,分频器的输出变量C的占空比为40% 。74161的符号图如下,可以附加必要的门电路。请问哪一个电路是正确的? A.B.C.D.3个电路都不正确
port (clk : in std_logic;load : in std_logic;clr : in std_logic;up_down: in std_logic;DIN : in std_logic_vector(3 downto 0);DOUT : out std_logic_vector(3 downto 0);c : out std_logic );end counter4;architecture rt1 of counter4 is signa...