利用VHDL语言设计一个8位8421码到8位格雷码的编码器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY bcd IS PORT (d0,d1,d2,d3,d4,d5,d6,d7: IN STD_LOGIC; Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7: OUT STD_LOGIC); END ENTITY bcd; ARCHITECTURE zjf OF bcd IS BEGIN Q0<=d0 XOR d1; Q1<...