VHDL就是语法严格,显呆板,但是一旦语法检查通过,程序上出错的机会就比较小。VORILOG很灵活,类似C,比较容易上手,语法检查通过,程序也不一定正确。其实语言不重要,重要的是设计思想。只有这个两个语言中任意掌握一种就可以进行设计了。
目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强的多。近 10 年来， EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休，目前在美国，高层次数字系统设计领域中，应用 Verilog 和 ...
相比之下,VHDL在这方面做的更加的严谨、更加的高级,因为VHDL采用类似C语言的方式,只显式加载需要的库,而不建议一次性加载所有的库,虽然多加载一些无用的库文件也不会报错,但是这并不是一个好的代码编写习惯。 端口定义比较 VHDL中的端口类型有四种:in、out、buffer和inout ,相对应的Verilog中的端口类型只有三种:...
VHDL 没有在语言中定义任何仿真控制或监视功能。这些功能取决于工具。 由于缺乏语言定义的仿真控制命令以及 VHDL 的用户定义类型功能,VHDL 社区通常依赖交互式 GUI 环境来调试设计问题。 Verilog Verilog 是一种弱类型和有限类型的语言。它的传统可以追溯到 C 编程语言和称为 Hilo 的旧 HDL。 Verilog 中的所有数据类...
VHDL与VerilogHDL比较及建模指导 《VHDL与VerilogHDL比较及建模指导》是国防工业出版社出版的图书，作者是郑亚民，董晓舟
> VHDL与Verilog HDL比较学习及建模指导 作者: 董晓舟 isbn: 7118057797 书名: VHDL与Verilog HDL比较学习及建模指导 页数: 240 定价: 33.00元 出版社: 国防工业出版社 出版年: 2008-6© 2005-2024 douban.com, all rights reserved 北京豆网科技有限公司 关于豆瓣 · 在豆瓣工作 · 联系我们 · 法律声明...
Verilog HDL 优点:类似C语言,上手容易,灵活。大小写敏感。在写激励和建模方面有优势。 缺点:很多错误在编译的时候不能被发现。 VHDL 优点:语法严谨,层次结构清晰。 缺点:熟悉时间长,不够灵活。 FPGA优点: 设计周期短,灵活。 适合用于小批量系统,提高系统的可靠性和集成度。 FPGA前景: 1拥有DSP 2集成大量硬核、...
Verilog HDL与VHDL及FPGA的比较分析 Verilog HDL优点:类似 C语言,上手容易,灵活。大小写敏感。在写激励和建模方面有优势。缺点:很多错误在编译的时候不能被发现。 VHDL优点:语法严谨,层次结构清晰。缺点:熟悉时