核心就是reset是用clk来同步，即只能在clk的沿到来时reset。library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;use ieee.std_logic_unsigned.all;entity dff_sr is port(clk:in std_logic;rst_n:in std_logic;din:in std_logic;qout:out std_logic);end dff_sr;architectur...
d,set_n,rst_n,q );input clk;input d;input set_n;input rst_n;output q;reg q;always@(posedge clk or negedge rst_n)begin if(!rst_n)q<= 1'b0;else if(!set_n)q<= 1'b1;else q<=d;end endmodule
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