常见的基于FPGA开发TDC计时技术有直接计数法,多相位时钟采样法,抽头延迟线法等等。在本次讲解中,主要讲解基于多相位的时间数字转换技术,后期也会推出多种基于抽头延迟线法的开发例子。 采用多相位时钟采样法(MPCS),通过多相位时钟插值,虽然无法达到基于抽头延迟线法那种结构的皮秒级高精度,但也能设计出156ps左右的分...
基于IDELAYE3的TDC设计 基于FPGA实现TDC的方式多种多样,常见的有多相位时钟采样、抽头延迟线等等方式,抽头延迟线方式可以基于carrychain的方式实现,也可以基于IDELAYE3的方式实现,原理上较为相似,详细设计差异较大。本文以IDELAYE3为基础,测试代码架构如下图所示: 其中: tdc_unit是单通道的TDC模块,包括了基于IDELAY...
https://cas.tudelft.nl/fpga_tdc/TDC_basic.html ## 2、原理 采用FPGA的CARRY4进位单元，每个CARRY4的COUT连接到下一个CARRY4的CIN，这样级联起来，形成延时链；每个COUT做为抽头输出到触发器，通过本地时钟进行数据采样。假定每个延时链的延时是固定的（最后需要标定），可通过采样值大致估算所测信号与本地时钟...
这种设计可以保证在延迟单元数量不变的前提下扩大TDC的测量范围。在该TDC中,当停止信号的上升沿到来时,Stop信号作为时钟信号将所有触发器的状态锁存,并终止循环计数器计数,通过环路计数器和触发器的锁存值可以实现时间间隔测量的功能。 1.3 TDC主要的技术指标 (1) 分辨率分辨率是指TDC可以辨别的最小的时间间隔,也可以...
基于FPGA的TDC延时设计方案 描述 1、参考 https://cas.tudelft.nl/fpga_tdc/TDC_basic.html 2、原理 采用FPGA的CARRY4进位单元,每个CARRY4的COUT连接到下一个CARRY4的CIN,这样级联起来,形成延时链;每个COUT做为抽头输出到触发器,通过本地时钟进行数据采样。假定每个延时链的延时是固定的(最后需要标定),可通过...
基于FPGA的TDC延时设计 本文转载自:FPGA奋斗者的博客 1、参考 https://cas.tudelft.nl/fpga_tdc/TDC_basic.html 2、原理 采用FPGA的CARRY4进位单元,每个CARRY4的COUT连接到下一个CARRY4的CIN,这样级联起来,形成延时链;每个COUT做为抽头输出到触发器,通过本地时钟进行数据采样。假定每个延时链的延时是固定的(...
一种基于FPGA的TDC-GP2测时范围高精度扩展电路,主要包括FPGA模块,控制模块,延时单元,激光发射单元,两个激光接收单元,计数模块,TDC-GP2矫正模块,TDC-GP2测时模块和计算机;FPGA模块分频产生周期1us信号,其一路输入至TDC-GP2矫正模块与TDC-GP2测时模块Start输入端,另一路经延时后触发激光发射产生激光脉冲,接收后得到的...
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基于FPGA的时间-数字变换（Time-DigitalConversion，简称：TDC）电路设计是核探测与核电子学国家实验室目前处于国际一流水平的一个研究领域。自2006在IEEE期刊上首次提出利用FPGA的进位链（CarryInLines）实现时间内插（TimeInterpolation）的方法以来，大幅度提高了TDC的时间分辨能力。这一时间内插的设计方法已成为当前国内...
基于FPGA的TDC那些事之设计资源LAB 王敏志 概述 详细了解ALTERA FPGA的LAB结构,在着重详细了解StratixII之后高端器件LAB的基础上比较ALTERA各个系列器件LAB的异同。展示了可以利用ALTERA LAB哪些特性来进行TDC设计。 LAB LAB即Logic Array Blocks,由数个LE、LE进位链、LAB控制信号、寄存器链以及本地互连信号等组成。ALTERA...