摘要 为了提高中小规模设备卷积神经网络的推理速度,提出一种基于 FPGA的卷积神经网络硬件加速器设计方案。针对模型中的卷积运算单元,该硬件加速器采用输入、输出二维循环展开和循环分块的方法,设计128个并行乘法器单元。模型的输入输出接口采用双缓存设计,通过乒乓操作,降低数据传输带来的时间延迟。同时,采用 16位定点量化...
基于FPGA的卷积神经网络硬件加速器设计 针对卷积神经网络(CNN)计算量大、计算时间长的问题,该文提出一种基于现场可编程逻辑门阵列(FPGA)的卷积神经网络硬件加速器。首先通过深入分析卷积层的前向运算原理和... 秦华标,曹钦平 - 《电子与信息学报》 被引量: 0发表: 2019年 一种基于FPGA的高性能卷积神经网络加速器...