：=是variable的赋值语句 <=是signal的赋值语句 =是用于判断的 例子：variable tmpb : std_logic_vector(3 downto 0);tmpb := "1000";--- signal tmpb : std_logic_vector(3 downto 0);tmpb <="1000";--- if(tmpb="1000") then output1<='1';else output1<='0';end if;...
不等于的意思，
ctrl_addr是十六进制的000，例如二进制的0111_0011_0001表示成十六进制为：16#731#，在两个#号之间是十六进制数
程序包的说明。PACKAGE 程序包名 IS （说明语句）END 程序包名 程序包体 PACKAGE BODY 程序包名 IS （函数或过程描述）END 程序包名
buffer和out都是用来表示模块的输出的，如果模块内部会load这个输出，就要声明成buffer，否则声名成 out就可以了。一般情况下的buffer可以代替out，但out不能代替buffer。
std_logic 拥有9种逻辑：U（未设置）、X（浮接不定）、1（高电平）、0（低电平）、Z（高阻态）、W（弱浮接）、L（弱低电平）、H（弱高电平）、-（随意） 而bit只有0、1两种逻辑...一般都用std_logic来代替bit 因为它包含的逻辑更多，更符合硬件电路的特性 ...
楼主，您好！我刚刚查了下VHDL的资料。&是算术运算符中：并置运算符。主要用于将操作数或者是数组连接起来构成新的数组。应用举例：'a' & 'b' & 'c'的结果是"abcd"他们的连接对象长度要一致！解释下：重点 if clk1'event and clk1 = '1' then datacom <=fskcodein & datacom(1);不...
AND NOT 和数电里面讲的一样是 与 非 在计算是要看优先级 not 的优先级在逻辑运算是最高 C赋值为 A 与 （B 的非）
这个是连接符 可以把几个信号连接成一个信号。比如A 是3BIT ；B是4BIT C<=A&B;那么C就是一个7BIT的信号啦！是由A拼在高3BIT，B拼在低4BIT构成的。