第二次verilog作业:verilog实现编制数值比较器 对两个四位二进制数进行比较(采用语句if实现) modulecompare_n(x,y,xgy,xsy,xey);input[4-1:0] x,y;//实现n位 则需要将4改为noutputxgy,xsy,xey;regxgy,xsy,xey;parameterwidth=4;//实现n位将width的值设置为n;always@ (xory)//每当x,y变化时begin...
verilog实现编制数值⽐较器对两个四位⼆进制数进⾏⽐较（采⽤语句if实现）第⼆次verilog作业：verilog实现编制数值⽐较器对两个四位⼆进制数进⾏⽐较(采⽤语句if实现)module compare_n(x,y,xgy,xsy,xey);input[4-1:0] x,y; //实现n位则需要将4改为n output xgy,xsy,xey;reg x...