Kevin Zhang展示了一张图片，指出这并不是仅仅在PPT上的想法。从上图可以看到，这是台积电实验室制造的真正集成设备，还有晶体管IV优美的曲线。就推动创新而言，这是晶体管架构的一个重要里程碑。随着晶体管尺寸的缩小，继续缩小晶体管的几何形状变得越来越困难，成本也越来越高。设计师和工程师必须共同努力才能够实
英特尔组件研究团队目前的路线图上包含多项进一步的研究,包括RibbonFET全环绕栅极(GAA)晶体管、PowerVia背面供电技术和EMIB、Foveros Direct等突破性的封装技术。 在IEDM 2022,英特尔的组件研究团队展示了其在三个关键领域的创新进展,以实现摩尔定律的延续:新的3D混合键合(hybrid bonding)封装技术,无缝集成芯粒;超薄2D材料...
台积电推出更先进封装平台,晶体管可增加到 1 万亿个。在 ISSCC 2024 上,台积电正式公布了其新的先进封装平台,该技术有望将晶体管数量从目前的 1000 亿提升到 1 万亿。 台积电业务开发资深副总裁张晓强(Kevin Z…
半导体晶圆技术始终在解决问题与迎接挑战的循环中不断前进。过去，我们主要依赖晶体管结构和晶圆制作技术来推动发展，但现在，先进封装和散热技术正变得越来越重要。展望未来，SEMICON Taiwan提出的兆级晶体管目标有望实现。
在ISSCC 2024上,台积电正式公布了其新的先进封装平台,该技术有望将晶体管数量从目前的1000亿提升到1万亿。 台积电业务开发资深副总裁张晓强(Kevin Zhang)在国际固态电路大会ISSCC 2024 介绍公司最新技术,并分享未来技术演进、对于先进制程展望,以及各领域中所需要的最新半导体技术。
据tomshardware报道，在今年的IEDM 会议上，台积电突然分享了一个包含 1 万亿晶体管的芯片封装路线。据台积电所说，这些庞然大物将来自于单个芯片封装上的 3D 封装芯粒集合。与此同时，如图所示，台积电也在致力于开发在单片硅上包含 2000 亿个晶体管的芯片。为了实现这一目标，该公司重申正在致力于 2 纳米级 N2 ...
其中，一个引人注目的议题是对未来“兆”级技术的预测，即半导体市场规模预计将从现在的6,000多亿美元增长到2030年的万亿级别，同时单一封装芯片的晶体管数量也将超越1兆。要实现这一宏伟目标，面临诸多挑战。目前，NVIDIA Blackwell架构GPU已采用台积电4奈米制程，内涵1,040亿个晶体管，为当前纪录。然而，要达到兆级...
据tomshardware报道,在今年的IEDM 会议上,台积电突然分享了一个包含 1 万亿晶体管的芯片封装路线。据台积电所说,这些庞然大物将来自于单个芯片封装上的 3D 封装芯粒集合。与此同时,如图所示,台积电也在致力于开发在单片硅上包含 2000 亿个晶体管的芯片。
美国一家芯片公司Cerebras推出了史上最大AI芯片,号称“晶圆级引擎”(Cerebras Wafer Scale Engine,简称WSE)。 WSE将逻辑运算、通讯和存储器集成到单个硅片上,是一种专门用于深度学习的芯片。它创下了4项世界纪录: 晶体管数量最多的运算芯片:总共包含1.2万亿个晶体管。虽然三星曾造出2万亿个晶体管的芯片,却是用于存...
4万亿个晶体管，单机可训练比GPT4大10倍的模型，最大的芯片面世 我们正面临一个困境：技术的飞速发展是否会给我们带来更多的福祉还是灾难？最新推出的一款超大芯片，拥有4万亿个晶体管，具有强大的计算能力，这到底是福音还是新的麻烦？科技的进步总是令人惊叹，这次也不例外。这款新芯片，号称有4万亿个晶体管，这个...