以实现25×18位带符号快速数字乘法器为目标,采用改进的基4 Booth算法以3位编码产生部分积,优化最低位产生电路,使用统一的操作扩展各部分积符号位,相比于传统方法提高了阵列规则性、节省了芯片面积;用传输门构成基本压缩器,并在此基础上优化实现高阶压缩器,进而组成一个Wallace树结构,同时将9组部分积压缩为2组,使...
1 乘法器结构 该乘法器用作25×18 位带符号的乘法运算,主要包括:部分积产生(基4 Booth 算法编码/译码)、部分积压缩(Wallace 树压缩结构)和进位选择加法器,寄存器能够实现可选的流水线模式。乘法器的结构如图1 所示。 图1 本设计乘法器结构 为提高部分积阵列的压缩效率,本设计对基4 Booth 算法进行改进,将二进...