- 如果有`elsif编译器指令,则测试`elsif文本宏标识符是否在 Verilog HDL 源代码描述中使用`define定义为文本宏名称。 - 如果定义了`elsif文本宏标识符,`elsif行组将作为描述的一部分进行编译;如果存在其他`elsif或`else编译器指令,其他`elsif或`else指令和相应的行组将被忽略。 - 如果未定义第一个`elsif