既然电平信号能够被安全的采集到,所以从快时钟域到慢时钟域的电平信号也采用延迟打拍的方法做同步。 脉冲信号同步 同步逻辑设计中,脉冲信号是指从快时钟域输出的有效宽度小于慢时钟周期的信号。如果慢时钟域直接去采集这种窄脉冲信号,有可能会漏掉。 假如这种脉冲信号脉宽都是一致的,在知道两个时钟频率比的情况下,可...
解决方法就是,在快时钟域对慢时钟信号的边沿进行检测。 如果两个时钟的频率相差较小,可能还需要对数据进行延迟缓存,以保证采集到的是当拍时钟的数据;如果两个时钟的频率相差较大,数据采样时刻可以通过计数的方法获得,而不用对数据进行缓存。 利用计数延迟采样的方法对慢时钟边沿进行检测的 Verilog 描述如下。 实例 /...