个人理解是状态机通常由状态表、状态转换图和状态转换逻辑。其中状态表描述了每个状态的输出和转换条件,状态转换图描述了状态的转换关系,而状态转换逻辑是实现了状态转换和输出。 一般在Verilog中,我们都是使用`always`块和`if-else`语句来实现状态机的设计,并且用传参或者宏定义来定义状态机的状态,并为其分配一个唯...