assign {out[0],out[1],out[2],out[3],out[4],out[5],out[6],out[7]} = in; //因为in为8位,则在等号左侧 { } 内按照顺序写入即可 endmodule 那如何用一个循环(loop)来写呢? verilog还是和C语言语法比较相近的,但也有不同。 在C语言中可以直接用for语句书写,而在verilog中不能直接用for语句 ...
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