实现代码 design.sv moduleserial_to_parallel(clk,rst_n,data_in,data_out);inputclk;inputdata_in;inputrst_n;outputreg[0:6]data_out;always@(posedgeclkornegedgerst_n)beginif(!rst_n)data_out<=7'b0;elsedata_out<={data_out[1:6],data_in};endendmodule testbench.sv `timescale1ns/100psmod...
模块功能:按照设计要求把输入的4位平行数据转换为协议要求的串行数据流* 由scl和sda配合输出* 本模块为RTL可综合模块,已通过综合后门级网表仿真
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