当b=0的时候a的值为0，当b=1时，a的值取决于c，d的值，当c=1，d=1时a的值等于1，当c=1，d=0或者c=0，d=1或者c=0，d=0时a的值为0。首先会判断b的值是否等于1，等于0，则直接对a进行赋值为0，如果b的值为1，那么会执行(c && d) ? 1'b1:1'b0，然后根据c&&d的结果判断赋...
A是1024比特位宽，不过能定义这么宽的变量，也是让人醉了 位宽
这是调用模块时用到的 定义的wire型d0连到了这个模块的接口a上
这个verilog代码的意思是定义一个输出信号a，它是一个6bit的信号。
BLOCK_A是一个顺序过程的标记；如果过程中没有局部说明部分，不要求这一标记。也就是说在本begin...end的语句中，如果没有定义局部变量，则这个标记可以没有，但如果定义了局部变量，比如有一个for循环，循环次数的变量是仅仅在该过程内有效而且没有定义在这个过程之外，就必须要这个顺序过程的标记。
那么就好说了；assign Run_LED = Run_LED语句右边的Run_LED是wire型的寄存器，它与runmodule模块中的LED_Out连接，左边Run_LED是这个模块对应的输出，整个assign语句意思就是将LED_Out的值给模块的Run_LED输出。个人建议程序别这样写，你可以将wire [2:0]Run_LED替换成为LED_Out，这样好理解一些。
从右往左看 先是问好判断b是否等于0？是的话a<=c，不是的话a<=c取反 <=是非阻塞性赋值
比如定义reg [7:0] a;a[7 -: 2]就表示a[7:6]通常写a[MSB:LSB] 这里的MSB和LSB都要求是常数（或常数表达式）而如果写a[BASE :- WIDTH]或a[BASE +: WIDTH]则允许BASE改变（但WIDTH仍需为常数）应当写成a[j -: 1]=XXX 这些在verilog语法标准里都写着呢 可以看5.2.1小节 ...
正确的写法，应该是a=3'b001。表示a是一个三位的二进制数据，这个数据用二进制表示是001。