verdi -sv \#支持SV -f ../${demo_name}/tb_top.f \#加载设计文件列表 -top tb_top \#设置设计顶层 -ssf${waveform}\ -nologo#关闭欢迎界面 ---verdiLog文件夹里面的compile.log是verdi编译信息 ---重复加载设计和波形:(reload) -避免重复开关gui -避免频繁申请license(license资源问题,手中掌握资源,...
在nTrace中选中信号后,鼠标中键拖拽,或者ctrl+w进行添加 自动加载,用-ssf命令 verdi -sv -f filelist.f -toptb_top-ssf dut.fsdb& [2] 查找某信号,添加到nWave中 ①通过nTrave查找到该信号②通过上面的方法进行添加或者通过get signal来查找 nWave波形窗口,快捷键g加载信号(Get signals)。在弹出的窗口选中...
verdi命令 verdi -dbdir output/simvcssvlog.daidir & 看波形 verdi -f tb.f -sv +define+USER_DEFINE -ssf XXX.fsdb & verdi -simflow -dbdir ./simv.daidir -top dut_top -ssf waves.fsdb & 两次回归的simv.vdb一起看覆盖率,可以 verdi -cov -covdir XXX/simv.vdb -covdir YYY/simv.vdb & v...
在一个环境中,可能force的信号比较多,通过上面的波形方式,去把每一个信号给拉出来,判断信号是否有force,效率就会比较低了。 此时,我们可以使用fsdbreport命令,从波形里面,把所有的信号force的信息,全部给抓出来,保存在一个文件中,这样,我们通过该文件,就可以知道仿真过程中的所有信号force信息。 命令如下: fsdbreport ...
top_tb.sv: 验证环境顶层 uvm_code: UVM验证代码目录 在VCS编译的时候,要额外加上 -debug_access+all -kdb -lca 这个三个选项参数。这样,之后生成的simv,才能支持单步调试功能。 即vcs -debug_access+all -kdb -lca makefile的vcs目标,对代码进行编译,生成simv。
在利用 Verdi debug时,首先需要找到我们负责模块的实例(instance),再选择相应的信号来观察它们的行为来debug。当设计很庞大时,要找到底层的一个小模块,如果用鼠标从 top一层一层的往下点,效率会比较低;又或者我们只负责了一个小模块,对整个设计的层级关系并不清楚的时候,找到我们的底层设计会变得非常困难。
这样在代码Trace时,波形始终可以看到,方便debug。Active Detection可以在rc文件中预设。Keep as Top还没有找到预设的方法。 6、Parameter 提示的默认进制 在Verdi中,如果把鼠标放到Verilog代码中的parameter上,可以提示其值是多少。因为各种原因,有时候会以二进制的形式提示,如果这个parameter是32比特,那把这个二进制看明...
调试代码时经常需要查看memory内的数据是否正确,一个一个读出来检查又特别麻烦,不做特别设置的话fsdb不会记录二维数组的值。只需要在顶层加入在tb_top.sv中加入:$fsdbDumpMDA(); 波形窗口tools—memory/MDA就可以看到了。 打开verdi后,常规操作是将鼠标点击要查看的信号,再使用ctrl+w即可添加该信号波形。但如果想要...
这样在代码Trace时,波形始终可以看到,方便debug。Active Detection可以在rc文件中预设。Keep as Top还没有找到预设的方法。 6、Parameter 提示的默认进制 在Verdi中,如果把鼠标放到Verilog代码中的parameter上,可以提示其值是多少。因为各种原因,有时候会以二进制的形式提示,如果这个parameter是32比特,那把这个二进制看明...
在利用 Verdi debug时,首先需要找到我们负责模块的实例(instance),再选择相应的信号来观察它们的行为来debug。 当设计很庞大时,要找到底层的一个小模块,如果用鼠标从top一层一层的往下点,效率会比较低; 又或者我们只负责了一个小模块,对整个设计的层级关系并不清楚的时候,找到我们的底层设计会变得非常困难。