最近花了点时间用VCS仿真了一下平头哥的开源RISC-V架构CPU,跑了几个case,但还没有时间去研究,仅仅是跑了一下,因为官方的教程没有特别的详细,加上有时候会出各种报错,所以把仿真的流程记录一下。 平台环境 Linux:CentOS7 仿真器:VCS2020 波形debug:Verdi2020 GNU tool chain:X86(2.6.0) 注意:我记录的问题仅...
我们用位运算来实现掩码操作,并尽力避免代码中出现 unbounded 的循环, 使得编译器(GCC11)能将代码自动向量化,从而利用 X86 的 AVX 指令进行 RVV 的模拟。 最终,我们在 NEMU 上仿真 h264_sss 时 获得了 131 MIPS 的仿真速度,作为对比,而 QEMU 的速度不超过 7 MIPS。 我们的方法不局限于 RISC-V Vector 指令...
24行函数type_init(),字面意思是把类型初始化,有点像驱动里的module_init(),他是把要仿真的模块注册进设备链表中,这个设备链表会在main之前初始化。 19行是把我们设备结构体注册成一个类型或是模块。 12行是创建一个我们要仿真的设备信息,然后填充结构体包含:设备名,父类,设备大小,设备类初始化。 1行是把此...
riscv co-sim:riscv cpu开发集成simulator仿真 1. 原理 a. 确定对比粒度 仿真对比的粒度需要simulator(eg.dromajo、spike)与RTL内核共同状态确定 simulator与RTL存在的相同状态(simulator维护的变量与RTL的寄存器状态)越多,对比项可以越多,也越精细,同样代价越大 一般而言,我们维护程序在提交指令后可见的架构寄存器相...
仿真 步骤1:编译 RTL 代码,使用如下命令: 进入到 e200_opensource 目录文件夹下面的 vsim 目录。 make install CORE=e203 运行该命令指明需要为e203进行编译,该命令会在vsim目录下生成一个install子文件夹,在其中放置所需的脚本,且将脚本中的关键字设置为e203。
Ripes 可以模拟三个外围设备。每个设备在内存中都有一个地址位置和其他参数。双击LED 矩阵，屏幕显示如下...
RISC-V使用ripes进行可视化仿真调试 前言 在学习RISC-V时往往需要有一些工具进行汇编级别的代码仿真调试,或者进行一些可视化的仿真,一般使用qemu,但是其对于新手来说稍微显得有点复杂。ripes则是一个非常不错的项目可以满足这种需求,并且其提供一些可视化的模块,可以进行仿真测试,很方便。
这个Demo由思尔芯的“芯神匠”架构设计工具和“芯神驰”软件仿真组成。在半导体行业飞速发展的背景下，联合仿真技术正成为提升设计验证效率与关键组件验证的重要工具。思尔芯的联合仿真平台整合了软件与硬件资源，可以有效协调多个仿真系统与实际系统的运行。“芯神匠”架构设计工具为工程师提供了一站式服务，不仅可以完成...
展示RISC-V图形化显示与联合仿真创新 在2024年9月23日至24日期间，第二届设计自动化产业峰会（IDAS 2024）在上海张江成功举行，备受各界关注。此次峰会以“逐浪”为主题，聚集了众多行业领军企业、高校以及科研机构，共同探讨EDA和集成电路领域的无限可能。思尔芯，作为国内首家数字EDA公司，受邀参与了此次盛会，展示了其...
第一步:开启仿真 1)仿真开启需要芯片进入BOOT模式; 如:CH573 CH582 CH579,上电是PB22接地,通过USB(PB10、PB11)和串口1(PA8、PA9)连接PC端ISP工具; 2)确保芯片进入BOOT,启动仿真; 第二步:仿真器连接 1) 查找MounRiver_Studio编译器安装目录下的MounRiver_Studio\ExTool文件夹找到 ...