需要更多信息,可以参考MPSoC Device tree interrupt number for PL-PS interrupt,Zynq-7000 mapping irq number into device tree value。 2. 扩展PL中断 在FPGA(PL)部分,可以的扩展很多外部设备,比如串口、I2C、Can等。A53(PS)为PL的外部设备预留了16个中断,相关描述如下。 PS-PL Interrupts The interruptsfromthe...
4. MPSoC PS/PL之间的简单数据通路和简单外设设计 很多时候,PS/PL之间只需要简单的数据通路。PS只需要下发有限的参数给PL,PL只需要向PS反馈有限的状态数据。串口、SPI设备、IIC等低速接口,就属于这种设备。这种情况下,PL内部只需要实现AXI Slave接口和一些寄存器就可以,PS通过AXI接口去访问寄存器,既向PL提供参数,也...
4. MPSoC PS/PL之间的简单数据通路和简单外设设计 很多时候,PS/PL之间只需要简单的数据通路。PS只需要下发有限的参数给PL,PL只需要向PS反馈有限的状态数据。串口、SPI设备、IIC等低速接口,就属于这种设备。这种情况下,PL内部只需要实现AXI Slave接口和一些寄存器就可以,PS通过AXI接口去访问寄存器,既向PL提供参数,也...
make[1]: Entering directory'/home/xilinx/zynqmp-pspcie-epdma/apps' gcc -c -O3 -Os -I /home/xilinx/zynqmp-pspcie-epdma -I ../common/ sync_test.c -o sync_test.o gcc -O3 -Os -I /home/xilinx/zynqmp-pspcie-epdma sync_test.o -lpthread -o simple_test gcc -c -O3 -Os -I ...
由于本次实验用到了PL端的中断,因此在Zynq UltraScale+ MPSOC处理系统的配置界面左侧点击“PS_PL Configuration”标签以配置中断。然后在右侧的界面中依次展开General -> Interrupts -> PL to PS,设置IRQ0[0-7]为1,如图5.3.2所示。 另外我们还要用到PS端的LED,因此需要在I/OConfiguration界面勾选“GPIO1MIO...
PS侧可以使用PS-PL AXI接口调用PL侧的硬件加速器等接口。这种互连属于高带宽、低延迟的连接方式。 Zynq MPSoC提供了12个PS-PL AXI端口,详细如下表所示: vivado里面也是12个PS-PL Interfaces可以使用。 这些PS-PL接口的主要特性如下: High-performance AXI4 interface with FIFO support in the PS. ...
以下为本实验原理图,CPU通过AXI BRAM Controller读取BRAM数据,CPU仅配置自定义的PL BRAM Controller的寄存器,不通过它读写数据。 FPGA工程师工作内容 以下为FPGA工程师负责内容。 1. 硬件环境搭建 以“ps_hello”为基础,另存为一份工程,并配置打开ZYNQ的中断 ...
图21.3.3配置pl_clk0 2-4开启HP接口。 点击左侧的PS-PL Configuration页面,然后依次展开PS-PL Interfaces->Slave Interface->AXI HP,勾选AXI HP0 FPD,数据位宽使用默认的128bit位宽,如下图所示: 图21.3.4启用HP0接口 2-5因为DMA在传输完成后通过发送中断通知CPU,所以我们需要开启PL到PS的中...
ZYNQ的开发需要 PL(Programmable Logic)和 PS(Processing System)协作,其中 PS 部分的硬件IO分配相对固定,在设计前需要在PL搭建好工程环境,将 ARM 硬核添加到工程中才能使用。IP 是围绕 PS 的软件接口,提供 Vivado 配置 PS 实例化及其 I/O功能 。PS 的顶层框图如下 ...
3)Ultrascale+中断框图如下 图中包含两个GIC: RPU GIC:PL390(arm公司设计的对应GICv1 IP) APU GIC:GIC-400(arm公司设计的对应GICv2 IP) 4)RPU GIC,其系统功能框图如下: 从图中可以看到,中断源主要有三种: PPI:private peripheral interrupt,私有外设中断,该中断来源于外设,只对固定的core有效。 SPI:shared ...