外部端接:CML最简单,一般无需外部端接,直接连接即可;LVDS和HCSL次之,都需在接收端增加终端电阻端接;LVPECL最复杂,其输出端需偏置到VCC-2V,输入端需偏置到VCC-1.3V。 功耗:LVDS差分对摆幅最小,因此功耗也最小,在相同工作速率下,功耗不到LVPECL的三分之一;CML和LVPECL差分对摆幅相对较大,CML的功耗低于LVPECL;...
应在LVDS接收器前放置一个10nF交流耦合电容,以阻止来自HCSL驱动器的直流电平。放置交流耦合电容后,LVDS输入需要重新偏置,可以通过将一个8.7KΩ电阻连接到3.3V和5KΩ电阻连接到GND来实现LVDS接收器输入共模的1.2V 直流电平。如果LVDS接收器差分输入引脚上已经存在有100Ω电阻,则不需要外部100Ω电阻。 编辑 HCSL到...
放置交流耦合电容后,LVDS输入需要重新偏置,可以通过将一个8.7KΩ电阻连接到3.3V和5KΩ电阻连接到GND来实现LVDS接收器输入共模的1.2V 直流电平。如果LVDS接收器差分输入引脚上已经存在有100Ω电阻,则不需要外部100Ω电阻。 图4.HCSL到LVDS的转换 HCSL到CML的转换 在图5中,每个HCSL输出引脚在0和14mA之间切换, 当一...
应在LVDS接收器前放置一个10nF交流耦合电容,以阻止来自HCSL驱动器的直流电平。放置交流耦合电容后,LVDS输入需要重新偏置,可以通过将一个8.7KΩ电阻连接到3.3V和5KΩ电阻连接到GND来实现LVDS接收器输入共模的1.2V直流电平。如果LVDS接收器差分输入引脚上已经存在有100Ω电阻,则不需要外部100Ω电阻。 HCSL到CML的转换 ...
图4.HCSL到LVDS的转换 HCSL到CML的转换 在图5中,每个HCSL输出引脚在0和14mA之间切换, 当一个输出引脚为低电平(0)时,另一个为高电平(驱动14mA)。HCSL驱动器的等效负载电阻为68Ω,与50Ω电阻并联,相当于28.81Ω。CML输入的摆幅为14mAx28.81Ω= 403mV。 应在CML接收器前面放置一个10nF交流耦合电容,以阻止...
转换不同的信号电平 不同地方之间的转换 2.各接口电平规范 ??第一步是理解每个接口点的逻辑电平,主要讨论LVPECL,CML,VML,以及LVDS。 表1是这些接口的输出电平。 2.1LVPECL接口 ??LVPECL即Low Voltage PosiTIve Emitter-Couple Logic,即低压正发射极耦合逻辑,使用3.3V或2.5V电源。LVPECL输入阻抗大,输出阻抗小,驱动...
当Micrel的HCSL扇出缓冲器(即SY75576L,SY75578L)获得用户的认可和采用时,但其中一些输出需要用于以下接收器的LVDS逻辑,该HCSL-LVDS转换电路对实现该目标非常有帮助。 图4.HCSL到LVDS的转换 HCSL到CML的转换 在图5中,每个HCSL输出引脚在0和14mA之间切换, 当一个输出引脚为低电平(0)时,另一个为高电平(驱动14...
导读:本应用笔记详细说明如何通过在它们之间增加衰减电阻和偏置电路来将一个差分时钟转换为其他类型的差分逻辑,来衰减摆幅电平并重新偏置共模输入接收器。 介绍 考虑到每个可用的时钟逻辑类型(LVPECL、HCSL、CML和LVDS)使用的共模电压和摆幅电平低于下一个时钟逻辑类型(见表1),在任何给定的系统设计中,必须设计驱动器侧...
图4.HCSL到LVDS的转换 HCSL到CML的转换 在图5中,每个HCSL输出引脚在0和14mA之间切换, 当一个输出引脚为低电平(0)时,另一个为高电平(驱动14mA)。HCSL驱动器的等效负载电阻为68Ω,与50Ω电阻并联,相当于28.81Ω。CML输入的摆幅为14mAx28.81Ω= 403mV。 应在CML接收器前面放置一个10nF交流耦合电容,以阻止...
SiT9102, SiT9002, and SiT9107差分驱动器支持多种高速信号类型，包括LVPECL（电流模式逻辑），LVDS（低电压差分信号），CML（电流模式逻辑），和HCSL（高电流差分逻辑）。这些输出模式的关键在于正确的端接，以实现最小反射、信号完整性和电磁兼容性。LVPECL输出，如LVPECL0和LVPECL1，分别用于不同的终端...