本文通过对JPEG2000中的位平面编码器的存储方案进行了分析,设计了一个高效的存储结构以及相应的控制电路,设计采用verilog[4]语言描述,通过quartus[6]软件逻辑综合后,能够在0.1s内完成一幅512×512灰度图像的编码,编码时间仅为jasper[3]软件实现方案的30%左右。由于块编码器的特点,每个码块的编码本身是独立的,可以并...
1.对BPC编码算法进行深入研究,采用数据流架构进行优化。 2.设计针对FPGA实现的BPC编码的体系结构并进行仿真验证。 3.实现未来高清图像传输领域中的位平面编码算法,满足要求。 三、研究内容 1. JPEG2000位平面编码算法的原理与实现方法; 2.数据流架构的设计原则及在位平面编码算法优化中的应用; 3.基于FPGA的编码器设...
摘要 本发明公开了一种针对JPEG2000图像压缩国际标准中分数位平面编码的快速实现方法及其电路结构,尤指一种位平面、过程双重并行编码方法和局部模块并行电路结构。首先进行预处理,确定各幅度位平面的重要性状态和幅度细化状态,去除各位平面之间的关联,然后对各位平面独立、并行编码;将重要性传播过程提前开始执行编码,幅度细...
JPEG2000全并行位平面编码器的VLSI设计验证
JPEG2000列关联模式下位平面编码器的通道并行实现方法专利信息由爱企查专利频道提供,JPEG2000列关联模式下位平面编码器的通道并行实现方法说明:本发明公开了一种JPEG2000列关联模式下位平面编码器的通道并行实现方法。该方法处理速度约为...专利查询请上爱企查
单一滑动窗口下的字级位平面编码研究与实现 位平面编码(BPC)是JPEG2000编码器中EBCOT的重要组成部分。为了解决BPC实现的低效问题,提出了一种改进的并行硬件结构来实现字级位平面编码算法。对编码通道预测和上下... 苏会艳,罗桂娥 - 《计算机工程与应用》 被引量: 0发表: 2010年 ...
研究JPEG 2000标准中系数位平面编码的硬件实现问题,提出一种适合ASIC实现的结构,在保证编码速度的前提下,最大限度减小了片内小波系数缓存量,解决了扫描过程中如何对系数状态字进行读写的问题,大大减少了系统访问系数状态字的频率.设计中幅度细通道和清理通道并行工作,使编码时间比传统非并行工作减少30%以上.在FPGA上对...
SI 结构实现.对位平面编码器的VL SI 结构进行了仿真和综合,在图像验证系统上用逻辑分析仪实际测量的结果与仿真结果一致.该位平面编码器可在50M Hz 的主频下,完成32×32码块数据的编码.所设计的位平面编码器已经作为单独的IP 核应用于目前正在开发的J P EG 2000图像编码芯片中....
JPEG2000位平面编码器的硬件实现 摘要 采用三个状态机控制编码操作,并采用局部优化和模板数据缓冲技术,提出了一种简单、灵活的新结构,提高了编码效率,减小了硬件实现的资源消耗,在码块处理上也具有很大灵活性.设计了硬件结构的Verilog HDL模型,进行了仿真和逻辑综合,并用FPGA进行了验证.仿真和综合结果表明,设计的...
JPEG2000中高性能Tier-1编码器的VLSI结构设计与实现 为满足JPEG2000编码器 的硬件实现需求,针对其中最为复杂和耗时的Tier-1编码器,提出了一种高效的硬件实现结构.该结构采用通道并行的位平面编码器,并且在通道内部采用基... 徐伟哲,苏阳平,许旌阳,... - 《微电子学与计算机》 被引量: 6发表: 2014年 JPEG200...