create_generated_clock一般设定到cell的输出pin或是输出的port上。create_clock相当于“时钟源”,可以设定周期;generated clock作为“衍生”时钟,不能直接设定周期,只能设定相对于-source或-master_clock的分频关系。 -edge的标定generate clock的每个边沿相对于master clock边沿的关系,{1 2 3}相当于不分频,{1 3 5}...
(5) create_generated_clock:生成分频时钟 生成分频时钟例子 #分频时钟的定义create_clock-period50[get_portsExt_Clk]create_generated_clock-name Int_Clk-source[get_pinsCLOCK_GEN/U2/CP]-divide_by2\[get_pinsCLOCK_GEN/U2/Q]#Int_Clk是U2 CP(即Ext_Clk)二分频set_clock_latency-source1.5[get_clocksInt...
create_clock -period 156 -waveform {0 78} [get_ports clk] -name clk#设置时钟,周期156ns,脉宽0-78nscreate_generated_clock [get_pins div/clk_div] -source[get_ports clk] -divide_by 64 -name clk_div#分频64后的时钟set_clock_latency 2.5 clk#延迟时间2.5nsset_clock_transition 0.3 clk#翻转...
时钟; create_generated_clock 输入输出延迟约束;时序例外; set_clock_groups set_false_path 但需要对一个项目具体的时钟运用了如指掌是时序约束的前提,时钟关系只要设计者最明白。 这里还需要说明一点,对于主时钟的约束,有的时候是不需要手动约束的,这是建立在你对这个主时钟使用了MMCM或者PLL之类的时钟管理资源的...
create_generated_clock [get_pins div/clk_div] -source [get_ports clk] -divide_by 64 -name clk_div #分频64后的时钟 set_clock_latency 2.5 clk #延迟时间2.5ns set_clock_transition 0.3 clk #翻转时间0.3ns set_clock_uncertainty 1.5 -setup clk #建立时间1.5ns ...
create_clock : 在电路综合的过程中,所有时序电路以及组合电路的优化都是以时钟为 基准来计算路径延迟的,因此,一般都要在综合的时候指定时钟,作为估计路径延迟的基准。 create_clock 命令的格式为 create_clock –name clk_name –period cycle_value –waveform edge_list 命令使用要点: 1) 定义一个时钟,该时钟域...
create_clock–name CLKB –period 5.0 [get_ports CLKB] set_clock_groups–async \ -group[get_clocks –include_generated_clocks CLKA] \ -group[get_clocks –include_generated_clocks CLKB] 考虑另一种情形: Clk50与clk100为同步时钟,clk33和clk66为同步时钟,而两组同步时钟之间均为异步时钟,相应的约...
create_generated_clock–name“clk_div”–divied_by 2–source clk2x [get_pins clk] ⑶有时需要创建虚拟时钟(virtual clock)用来说明相对于时钟的I/O端口的延迟,虚拟时钟在设计里并不驱动触发任何寄存器。 #建立虚拟时钟,周期为10ns,命名为vclk,不需要定义时钟源 create_clock –period 10 –name vclk ②设...
path4:clockpintooutputport 2 DC综合概论全面总结 所有的设计也就这四种类型的路径。另外一种就是带反馈的,也就是本身的clockpin todatapin。 有了路径的概念之后,我们可以分析更复杂的setuptime和holdtime。DC中对 于建立时间的分析是基于路径的最大延迟;而对于保持时间的分析是基于路径的最小延迟。
create_generated_clock –source clk2x –divied_by2 \ [get_pins clk] 有时需要创建虚拟时钟(virtual clock)用来说明相对于时钟的I/O端口的 延迟,虚拟时钟在设计里并不驱动触发任何寄存器。 #建立虚拟时钟,周期为10ns,命名为vclk,不需要定义时钟源