芯片设计——CMOS模拟集成电路版图设计与验证:基于Cadence IC 617.pdf-陈铖颖 范军 尹飞飞-2021年版-机械工业出版社,本书主要依托CadenceIC617版图设计工具与MentorCalibre版图验证工具,在介绍新型CMOS器件和版图基本原理的基础上,结合版图设计实践,采取循序渐进的方式,
在过去的40年间,随着CMOS工艺特征尺寸的不断缩小,硅基超大规模集成电路(Very Large-Scale Integration,VLSI)也得到了飞速发展。值得注意的是,自从20世纪60年代集成电路工艺诞生以来,CMOS工艺尺寸的缩减一直遵循摩尔定律的基本法则(每18个月,单位面积上的集成电路器件数量增加一倍)。同时,工艺尺寸的变化也没有涉及体硅平...
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图4.19 工具选项栏选择Inputs-Waivers时的显示结果 图4.20为工具选项选择Outputs时的显示结果,图4.20的显示可分为上下两个部分,上面为DRC检查后输出结果选项;下面为DRC检查后报告选项。 图4.20 工具选项选择Outputs时的显示结果 DRC Results Database选项如下: File:DRC检查后生成数据库的文件名称; Format:DRC检查后生...
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本书主要依托Cadence IC 617版图设计工具与Mentor Calibre版图验证工具,在介绍新型CMOS器件和版图基本原理的基础上,结合版图设计实践,采取循序渐的方式,讨论使用Cadence IC 617与Mentor Calibre行CMOS模拟集成电路版图设计、验证的基础知识和方法,本书通过结合器件知识、电路理论和版图设计实践,使读者深刻了解CMOS电路版图设计...