然后张同学早上到实验室说了他的想法,就是用上升沿和下降沿各做一个2:3的分频器,再把两者或以下即可,这时大家豁然开朗。的确要想做到50%的占空比两个沿都得用,下面简单列了一下代码。 LIBRARY IEEE; USE ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sig1 is port( clk :IN STD_...
很显然组合电路直接输出不可避免的会有毛刺存在,这种毛刺在系统中会引起引灾难性的后果,但是这个毛刺能去除吗?不能,最少我认为在只有clk的情况下不能,原因很显然,要想去除毛刺就得用寄存器打一下,但是寄存器一打的话前面组合电路的努力就白费了,占空比又会变成3:2。 到现在我还只想到了这里,也许有办法能正的去...