本项目是为了学习 RISC-V 内核架构,自行设计 RISC-V 内核并进行 SoC 集成。 二、功能介绍 1. 环境介绍 内核及外设:YuHeng 5-state RISC-V Core 软件编译器:GNU MCU Eclipse RISC-V Embedded GCC, 64-bit (gcc version 8.2.0) 仿真环境:VCS + DVE/Veridi 注意,当宏PRINT_STDIO_SIM被定义时,使用mscratch...
CVA6是一款使用System Verilog编写的基于RISC-V指令集架构的六级流水按序单发射处理器,计划通过分析其代码,以达到学习SV语言的目的。 需要注意的是,本文档完全按照我的递归学习过程书写,因此可能会有些混乱,全部完成之后,我会重新整理文档。 frontend frontend.sv ...
运行./build/emu --help可以获得仿真器的各种运行时参数。 更多细节详见Makefile与verilator.mk。 运行示例: make emu CONFIG=MinimalConfig EMU_THREADS=2 -j10 ./build/emu -b 0 -e 0 -i ./ready-to-run/coremark-2-iteration.bin --diff ./ready-to-run/riscv64-nemu-interpreter-so 错误排除指南 ...
香山是一款开源的高性能 RISC-V 处理器。采用 Chisel 硬件设计语言开发,支持 RV64GC 指令集。 详细文档将在未来放出。 English Readme ishere. ©2020-2021 中国科学院计算技术研究所版权所有。 文档和报告 在2021 年 6 月的 RISC-V 中国峰会上,我们给出了超过 20 个技术报告。报告已经更新到我们的文档仓...
CVA6是一款使用System Verilog编写的基于RISC-V指令集架构的六级流水按序单发射处理器,计划通过分析其代码,以达到学习SV语言的目的。 Resources Readme License MIT license Activity Stars 0 stars Watchers 0 watching Forks 0 forks Report repository Releases No releases published Packages No packages...