用VHDL语言设计一个范围0～15的加法计数器,每次加1;该加法计数器具 有异步清零端和同步使能端,通过按键分别控制;该加法计数器计数值的高低位 分别由两位数码管显示;该加法计数器的计数频率有1Hz和2Hz两种,可通过按 键进行选择。1Hz和2Hz这两种时钟频率是由FPGA外部20MHz的时钟信号通过 FPGA内部锁相环模块分频先...