詳細については, アプリ ケーシ ョンノート AN54439: PSoC 3 and PSoC 5 External Oscillators を参照 してください. また, 73 ページの 「GPIO」 に記載 さ れている ピ ン静電容量の 仕様も 参照 してください. 6.1.2.3 デジ タル...
26. 詳細については, サイ プレ スのジ ッタ 仕様 アプリ ケーシ ョンノート「 Understanding Datasheet Jitter Specifications for Cypress Timing Products – AN5054」 を 参照 してください. 文書番号 : 001-95893 Rev. *B ペ...
The DRV10975Z device does not support buck mode (using an external inductor) as shown in 図 3. IC 3.3 V/5 V VREG VCC SW 47 µH 10 µF IC Load 3.3 V/5 V VREG VCC SW 39 Ω 10 µF SWGND SWGND Step-Down Regulator With External Inductor (Buck Mode) Step-Down Regulator ...
Nevertheless, a surge test has been run with an actual pulse voltage of 29 V through a 2-Ω load plus the 2.83-Ω dynamic resistance of the ESD device and the TMP116 downstream device. For a surge test with a 42-Ω load (2 Ω is the CWG source impedance and 40 Ω from the ...
と入力します.次の例では,使用可能なインターフェ Set the IP address of an イス IP コンフィギュレーション コマンドの一部だけを示して います. authentication authentication subcommands bandwidth-percent Set EIGRP bandwidth limit broadcast-address Set th...
AN57322 - Interfacing SRAM with FX2LP over GPIF ❐ AN4053 - Streaming Data through Isochronous/Bulk points on EZ-USB™ FX2 and EZUSB FX2LP End- ❐ AN63787 - EZ-USB™ FX2LP GPIF and ...
図 22. オーバ/アンダ電圧割込み端子の設定 /*--- OUV INTERRUPT --- */ IO_DisableAnalogInput(IO_AN04); IO_EnableFunc(OUV_IO_PORT, OUV_IO_PIN); IO_ConfigFuncINTxPin(OUV_EXT_INT_IO_CH, OUV_EXT_INT_IO_CH_LO...
All other devices necessary to build an operational evaluation kit are included in this section. The power devices and other TI devices used in this design are described in 2.3. 2.2.1 Processor – i.MX 7Dual Applications Processor The i.MX 7Dual family of processors are used for high-...
*3 : ANn は AN チャネルが有効であるすべての端子を含みます. 80 DS07-16611-2, September 26, 2014 Data Sheet 4.A/D 変換部電気的特性 (VDD5 = AVCC5 = 3.0 V ～ 5.5 V, VSS5 = AVSS5 = 0 V, TA =- 40 C ～+ ...