The dV/dT of the SW pin must be limited during the 90-µs internal start-up delay to avoid a false turn-on, which is caused by the coupling through CDG parasitic capacitance of the internal MOSFET switch. 9.3.
In boost topology, switch node dV/dT must be limited during the 65-µs internal start-up delay to avoid a false turnon, which is caused by the coupling through CDG parasitic capacitance of the MOSFET. 9.3.14 Overvoltage Protection (OVP) The device has OVP for the output voltage. OVP ...
(3) 長期にわたる高温保存または最高温度条件での長時間使用は,デバイスの寿命を縮める可能性があります.詳細については,『半導体および IC パッケージの熱評価基準』アプリケーション レポートを参照してください. (4) ピンごとの連続クランプ電流は ±2mA です. (5) VDDIO/VDDA を上回...
注 鋭いエッジ (大きい dv/dt) を持つデジタル信号を AIO に接続すると,隣接するアナログ信号に対してクロスト ークが発生する可能性があります.したがって,アナログ機能に隣接するチャネルを使用する場合は,AIO に 接続する信号のエッジ・レートを制限する必要があります. 5.4.3 ADC...
(bottom) thermal resistance LM5158x RTE(QFN) 16 PINS 32.7 45.6 44.8 19.1 0.6 0.8 15.1 19.1 6.7 UNIT °C/W °C/W °C/W °C/W °C/W °C/W °C/W °C/W °C/W (1) For more information about traditional and new thermal metrics, see the Semiconductor and IC Package Thermal ...